书目详细信息
： ASIC设计与综合:使用Verilog进行RTL设计
书目信息 机读格式(MARC)
| ISBN/价格： | 978-7-03-078828-3:CNY78.00 |
|---|---|
| 作品语种： | chi eng |
| 出版国别： | CN 110000 |
| 题名责任者项： | ASIC设计与综合/.(印)瓦伊巴夫·塔拉特著/.孙健，魏东译 |
| 出版发行项： | 北京:,科学出版社:,2024 |
| 载体形态项： | 11,270页:;+图:;+26cm |
| 丛编项： | 数字IC设计工程师丛书 |
| 相关题名附注： | 英文原名：ASIC design and synthesis: RTL design using Verilog |
| 提要文摘： | 本书共二十章，内容包括：ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。 |
| 并列题名： | ASIC design and synthesis eng |
| 题名主题： | 集成电路 电路设计 |
| 中图分类： | TN402 |
| 个人名称等同： | 塔拉特 (印) (Taraate, Vaibbhav) 著 |
| 个人名称次要： | 孙健 译 |
| 个人名称次要： | 魏东 译 |
| 记录来源： | CN LLBF 20241130 |