书目详细信息
： 基于Quartus Prime的数字系统Verilog HDL设计实例详解
书目信息 机读格式(MARC)
| ISBN/价格： | 978-7-121-34898-3:CNY99.00 |
|---|---|
| 作品语种： | chi |
| 出版国别： | CN 110000 |
| 题名责任者项： | 基于Quartus Prime的数字系统Verilog HDL设计实例详解/.周润景，李志，张玉光编著 |
| 版本项： | 3版 |
| 出版发行项： | 北京:,电子工业出版社:,2018.09 |
| 载体形态项： | 460页:;+图:;+26cm |
| 丛编项： | EDA应用技术 |
| 提要文摘： | 本书以语法与实例结合的方式来讲解可编程逻辑器件的设计方法，软件开发平台为Altera公司的Quartus Prime 16.1 FPGA/CPLD设计软件。本书由浅入深地介绍了利用Quartus Prime进行数字系统开发的设计流程、设计思想和设计技巧。书中的例子非常丰富，既有简单的数字逻辑电路实例，也有复杂的数字系统设计实例。 |
| 题名主题： | VHDL语言 程序设计 |
| 中图分类： | TP312VH |
| 个人名称等同： | 周润景 编著 |
| 个人名称等同： | 李志 编著 |
| 个人名称等同： | 张玉光 编著 |
| 记录来源： | CN CDT 20181030 |